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シミュレーション言語SystemCを語る

15 :名無しさん@3周年:05/01/01 12:47:57
>>14
Verilog-HDLもVHDLも双方ともに、Simulation専用言語として定義されたん
だが。で、ブール代数やオートマトンの理論に基づいて、合成可能サブ
セットのRTLを定義したんだが。任意のVerilog-HDL記述やVHDL記述が合成
出来ない事にも留意すべきである。

SystemC1.0の場合、EsterelのSimualtionが高速なC++版であるから、
Simulationと合成を念頭に定義がなされている。ただ、2.0はSpecCを
取り込んだのでこれが失敗。

どちらかと言えば、

  HDL:Simulation専用言語として定義され、後に合成可能なサブセット
    RTLが定義された

  SystemC:Simualtionと合成を同時に考慮して1.0を定義し、後に記述
      能力を高めたSimulation用途の言語拡張を行った

というのが正しい理解。

確かに、Handel-CやHY-Cは合成可能である事を前提に最初から言語定義が
なされているね。BDLというのはどうなんだろう?

……、結局実装を考えると、この三者の優劣比較とかの議論の方が重要
なのかなあ。書いてて自信がなくなって来た orz

  システム仕様検討 : SystemC関連で議論
  合成込みの実装  : Handel-C、HY-C、BDLを中心に比較を交えつつ議論

というのがこのスレでの話題として適切なんだろうね。

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