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【std_logic】Verilog VHDLスレ【16'hFFFF】

1 :名無しさん@3周年:03/06/21 18:00 ID:Ly4iw7Dw
HDLを使った設計者のみなさん、記述方法で悩んでませんか?
初心者からベテランまでカキコどうぞ。

HDLに関連したEDAツールなどの話題もどうぞ。

427 :名無しさん@3周年:03/12/06 21:30 ID:FwOJW/iC
おれもSystemCのフリーのシミュレータ欲しいなw

Cygwinだとregtestでエラーがいくつかでるんだが、全部passした人っている?
なんか不安なので、今はLinuxでやってるけど。

428 :名無しさん@3周年:03/12/06 21:34 ID:2s0E4bRN
http://white.csys.ce.hiroshima-cu.ac.jp/~kitamura/public/note_12.pdf
↑ストアドロジック(マイクロ命令)についてでているね。
図が出るのが遅いから、右クリックで取り込むのが吉。
p3には基本の垂直型が。p4には水平型がでている。
p3の図では、CPU命令を取り込んで、それを順序制御かけてCPU内各所のトランスポートのステートへ制御信号だしてる様(レジスタトランスファ)が見てとれる。

最近は、高速化の為にストアドロジックじゃなくてワイヤードロジックで組んでるのかな。
動作は同じだと思うけれど・・・。

429 :名無しさん@3周年:03/12/09 15:51 ID:CSQujv1D
>Modelsim 5.8 LE はVHDLはサポートしなくなった
ベータの方がまだましだな。
後発で鳴り物入りで乗り込んできて結局早々と撤退か?
Verilogと比べて些細な利点もあるが、現場を混乱させただけだったな。

430 :名無しさん@3周年:03/12/09 15:53 ID:/woIpHTX
安物ではサポートしないってだけでは?

431 :名無しさん@3周年:03/12/09 16:15 ID:CSQujv1D
そうだけど、
とっかかりは安物ではじめる人も多いのでは?
とっかかりがなくなると後はなし崩し的にユーザも減少していくような気がする。
実際VHDLめんどくさいだけだし。

432 :名無しさん@3周年:03/12/15 22:58 ID:EVYblDqr
すいませんverligで質問お願いします、
機能レベルで動作記述をしたいのですが
always文中にリセット信号によらない変数の初期化って出来ますか?
C言語みたいなかんじです。
例えば累算器でtotalを格納するregに最初に0をセットする場合などのケースです

433 :名無しさん@3周年:03/12/16 01:32 ID:/CwnJfnL
>>432
ふつうにステートマシン組め

434 :名無しさん@3周年:03/12/17 12:28 ID:FbDuTriu
>最初に0をセットする場合
"最初"とか"その次"とか時間経過の概念あるなら順序回路だろ?
その"最初"で0設定しときなさい。

435 :名無しさん@3周年:03/12/19 01:19 ID:KnSIi+8r
すいません、チョットお願いします。
みなさん VCD ファイルの比較どうされてます?
RTL と gate level でシミュレーションして結果が一致したら次に行っていーよ。

と言われているのですが、gate level になると、バスはばらけてしまうし、
タイミングも遅延値を計算してくれるので、ぱっと見で比較するのが難しくて、途方に暮れてます。
(gate level シミュレーションには Verilog-XL が指定されてます。)

どなたか VCD ファイル間の一致検証の上手い方法をご存じでしたら、御教授願えませんでしょうか?

436 :名無しさん@3周年:03/12/20 00:22 ID:BwiZgn6G
>>435
マジレスすると、sim結果比較をvcdファイル比較でする時点でアウト

素直に$dumpするか、textio使え。
遅延調整は、外部スクリプトでテキスト修正するとか。

もし比較対象がRTLsimのvcdしかないとかなら、頑張ってテキスト変換スクリプトを書くしかないな。
もしくは波形ツールで読み込ませて別フォーマットで吐き出すか、そのままツール上で波形比較とか。

437 :名無しさん@3周年:03/12/21 18:51 ID:01besrd9
それで? 最善の自習サイトはどこだよ

438 :名無しさん@3周年:04/01/03 06:12 ID:4EXbiTrl
XilinxのWebPackをインストールしたんだけど、ModelSimが見つからない。。
設定でパス通してなんとか使えるようにしようと思うんだけど、
普通はどこにあるもんなの?探してもみつからないんで、おしえてくだちぃ。

439 :名無しさん@3周年:04/01/04 04:59 ID:QFxd1iKG
>>438
ModelSimはインスコしたのか?

440 :名無しさん@3周年:04/01/04 13:11 ID:6ulzM7sz
ModelSimとWebPackは別々にダウンロードするんだけど。
ダウンロードするページで「ModelSim XEダウンロード モジュール」



441 :名無しさん@3周年:04/01/04 14:03 ID:9GTA8EQh
>>439-440
そ、そうだったのか!(゚Д゚;)
そら見つからないわけだ。とっても助かっただす。サンクス〜。

442 :名無しさん@3周年:04/01/06 23:55 ID:QMccKaJg
このスレ電子板に移行しないか?

443 :名無しさん@3周年:04/01/07 00:29 ID:6cWX6Euf
向こうにもある。

444 :名無しさん@3周年:04/01/11 13:45 ID:fU9vgbnT
age

445 ::04/02/17 15:15 ID:AU4htqhn
>435

$CDS_INST_DIR/tools/simvision/bin/comparescan か $VCS_HOME/bin/smartdebug で出来るよ

446 ::04/02/17 15:26 ID:AU4htqhn
>42

SystemVerilogなら
for(int i = 0; i < MAX_COUNT; i++)
って書けるぞ。

447 :名無しさん@3周年:04/02/18 12:47 ID:5XSk+Aeq
>>435

人によって違うんだろうな・・・僕の場合(というか僕の部下には強制)は
RTL設計の時点で期待値検証をシムレーション時に行わせるように
している。VHDLだったらprocedure、verilogだったらtaskを利用して、
テストパターンを作っておく。そうすれば、何処かにバグが発見された
場合は、再チェックを機械化できる。

それをコンパイル後でも行えるようにしておく。難点は時間がかかること
だなぁ・・・モジュール設計をきちんと行えばいいけど、えいやっって感じで
全体を設計しちゃうと、時間がかかりすぎてこの手法は使えない。

448 :名無しさん@3周年:04/02/20 04:48 ID:izMPN77R
Xilinx ISEで
 module hoge(clk)
  always@(posedge clk)
をSynthesizeすると、
Input <clk> is never used.
とかいう警告でるんだけど、なんでだろう。
どうも実際に信号を参照しないとダメみたい。。
他にも
Hierarchical block <module> is unconnected in block <topmodule>.
っていう警告もよく理解できない。
これって何がいけないのん?

449 :名無しさん@3周年:04/02/20 06:05 ID:x7ajnAfz
こっち関係の住人は電気電子板に移動してるんじゃないの?
てかこのスレまだあったの。

450 :名無しさん@3周年:04/03/27 01:02 ID:TfbRZW8q
しかし、未だにRTLとゲ〜トのVCD比較やってるところなんて
あったのか。まあ、あまり人のところのことを言えたもんでも
ないんだけどね。。

451 :名無しさん@3周年:04/05/20 22:36 ID:nUy+cDKn
おすすめの参考図書ってないですか?

452 :名無しさん@3周年:04/08/20 00:16 ID:QJ9ISH9j
どなたか教えていただければ幸いです。
design_compilerでhigh fanoutが出たって警告が出てしまいました(TIM-134)
どこがhigh fanoutになっているかしらべるコマンドがありましたら教えてください。
TCLモードだとあるみたいなんですが、私の環境ではTCLモードで
起動できないようなのです。
よろしくお願いします。

453 :名無しさん@3周年:04/10/23 21:37:32 ID:wVUwOgDj
ラッチを
reg req;
のように作り合成した際、一部のラッチは

WARNING:Xst:737 - Found 1-bit latch for signal <req>.

のような、WARNINGがでます。
なぜ、ラッチを作っただけでWARNINGがでるのでしょうか?
初心者な質問で申し訳ありません。

454 :名無しさん@3周年:04/11/05 01:19:12 ID:f0UORtwd
正の数と、2の補数で表現された値の足し算について教えて下さい。
例えば、
reg [6:0]  position;
reg [3:0]   diff;
で、positionは正の整数、diffは、2の補数です。
で、この二つを足した時にオーバーフローおよびアンダーフロー時は
クリップしたいです。
僕の考えた記述は
position_add[7:0] = {1'b0,position_add[6:0]} + {{4{diff[3]}},diff[3:0]} ;
position_add_clipped[6:0] = position_add[7] & diff[3] ? 7'h00 :
position_add[7] & ~diff[3] ? 7'b1111111 : position_add[6:0] ;
だったと思います。(会社なのでうろ覚えです)
もっと、いい記述方法はありますか?integer宣言とか使うと簡単にかけそうな
気もするのですが、わかりませんでした。
よろしくお願いします。

455 :名無しさん@3周年:04/11/07 03:37:27 ID:EQuWSZfL
簡単とかソースが短いとかより分かりやすい記述を。

456 :名無しさん@3周年:04/11/07 23:53:04 ID:Btu+lixI
>>455
それがわからなかったので、教えていただければと思います
よろしくです

457 :名無しさん@3周年:04/11/10 03:22:40 ID:q1E+rd7o
>>453
caseでデコーダを作ったとき、default:を忘れたとか、
そんな予期せずラッチができてしまうバグを回避するため仮名。
>>454
レジスタ出力ならif文使えるけど、
組み合わせ回路で出力ならそれでいいんじゃね?
position_add_clipped = position_add[7] ? { 7 { ~diff[3] }} : position_add[6:0] ;
のほうが読みやすいが。

458 :good?:04/11/14 04:03:51 ID:al+y6jO5
http://www.sonicsinc.com/sonics/index_html

459 :名無しさん@3周年:04/11/15 00:39:49 ID:PHOrzS3t
>>457
返信遅くなってすいません。サンクスです。
しかも、457さんの記述読みやすいです。
基本的に行数が増えない記述が好みなので、採用させていただきたいと思います。

どうもありがとうございました〜〜

460 :名無しさん@3周年:05/02/07 21:53:04 ID:uaS+KL75
test


461 :名無しさん@3周年:05/02/14 05:36:13 ID:Cg0NxezQ
always@(CLK)
 begin

462 :名無しさん@3周年:2005/06/03(金) 05:31:29 ID:4/Zi1Sw3
ttp://www.ascii.co.jp/1chip
http://find.2ch.net/?STR=%A3%B1%A5%C1%A5%C3%A5%D7&COUNT=10&TYPE=TITLE&BBS=ALL

463 :名無しさん@3周年:2005/08/29(月) 20:00:07 ID:/iFdvL3C
VHDL歴2年、仕事の都合でVerilogに移行しなきゃいかんのですが、
VHDL使いがVerilog使いになるのに、最適な参考書があるのなら教えてください。

なお、初めからVerilogしか使って無い人たちは、下記2冊を持ってる人が多いようでした。

・改訂 入門Verilog HDL記述 (小林 優)
・実用入門 ディジタル回路とVerilog HDL (並木秀明+宮尾正大+前田智美)

周りのVerilog使いは、ほとんど同じだよ…と言ってるので、
たぶん自分は、Verilog覚えるとかいう以前に、
いろいろと問題があるのだとは思いますが、そこにはあえて目をつぶって…。

そんな都合良いものはない、というなら上記2冊のどちらが良いか…でも、構いません。
切迫しています。どうかよろしくお願いします。

464 :名無しさん@3周年:2005/08/29(月) 23:41:54 ID:r0E6SeIo
電気板へどぞー

【Verilog】記述言語で論理設計 Project3【VHDL】/
http://science3.2ch.net/test/read.cgi/denki/1123173110/l50

465 :名無しさん@3周年:2005/09/04(日) 16:19:39 ID:YosNe0zy
>>463
取り敢えず移動推奨。

しかし、文法が厳格なVHDLを先に学んだのならVerilogに移行するのは容易いです。

466 :名無しさん@3周年:2006/07/01(土) 00:09:14 ID:U/cLScPt


467 :名無しさん@3周年:2006/07/25(火) 19:17:52 ID:KMHRC3BC
分かりやすく教えてください。


468 :名無しさん@3周年:2006/11/15(水) 12:23:07 ID:CE86TXYg
初心者で、学習ソフトのEndeavorをやってるのですがわからないところがありましたのでご教授お願いします。

こちらです。
http://up.spawn.jp/file/up50839.txt
「テンキーの指定したビットを1にします。」
と間違った部分にコメントが出ます。

■■■の部分が分からないんのですがよろしくお願いします。

469 :名無しさん@3周年:2006/11/15(水) 17:24:57 ID:3dfge6/k
>>468
http://science4.2ch.net/test/read.cgi/denki/1143016023/452


470 :名無しさん@3周年:2006/11/22(水) 03:51:45 ID:YFj48J0j
VHDLプログラムでFPGA上で動作するブラックジャックゲームを作成
された方いらっしゃったらご教授願います。初心者のため何をどうすればいいのか
のか…

471 :名無しさん@3周年:2006/11/22(水) 14:18:04 ID:+nhT9TBc
>>470
さすがに...

472 :名無しさん@3周年:2006/11/22(水) 16:27:32 ID:eztAaP8P
そもそもVHDLプログラムって何よw

473 :名無しさん@3周年:2006/11/24(金) 22:14:45 ID:S+Cm0s8E
課題を出す方も出す方だな
それ昔のデザインウェーブマガジンの記事にあったんじゃないか?

474 :名無しさん@3周年:2006/12/22(金) 22:40:40 ID:4uea2H6X
>>473
課題を出した人はソフト屋の悪寒

475 :名無しさん@3周年:2007/01/28(日) 15:12:27 ID:pzT5zUw1
はじめまして。学校の課題で悩んでいます。よろしければご教授願います。
【ディジタル時計の設計】なのですが、仕様としては・・・
1.24時間表示の時計
2.入力クロックは1Hzが与えられるとする
3.これら以外の仕様は自由に決めてよい
となっています。
まず、自分が悩みに悩んでもできあがらない糞なソースを見てください。
http://sourcepost.sytes.net/sourcepost/sourceview.aspx?source_id=29148
半年間講義を受けてこの程度です。
1秒生成の仕方がまずわかりません。
カウンタの意味すらよくわかっていません。
課題の提出期限が明日となりかなり焦っています。
課題そのものの解答が得られれば嬉しいですが、とにかく提出できるレベルになればと思っています。
アドバイス等々
どうかよろしくお願いします。m(__)m


476 :名無しさん@3周年:2007/01/28(日) 15:28:12 ID:ki1dASRH
786 名前:774ワット発電中さん[] 投稿日:2007/01/28(日) 15:15:17 ID:CkNFuxn5
はじめまして。学校の課題で悩んでいます。よろしければご教授願います。
【ディジタル時計の設計】なのですが、仕様としては・・・
1.24時間表示の時計
2.入力クロックは1Hzが与えられるとする
3.これら以外の仕様は自由に決めてよい
となっています。
まず、自分が悩みに悩んでもできあがらない糞なソースを見てください。
http://sourcepost.sytes.net/sourcepost/sourceview.aspx?source_id=29148
半年間講義を受けてこの程度です。
1秒生成の仕方がまずわかりません。
カウンタの意味すらよくわかっていません。
課題の提出期限が明日となりかなり焦っています。
課題そのものの解答が得られれば嬉しいですが、とにかく提出できるレベルになればと思っています。
アドバイス等々
どうかよろしくお願いします。m(__)m

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