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【std_logic】Verilog VHDLスレ【16'hFFFF】

453 :名無しさん@3周年:04/10/23 21:37:32 ID:wVUwOgDj
ラッチを
reg req;
のように作り合成した際、一部のラッチは

WARNING:Xst:737 - Found 1-bit latch for signal <req>.

のような、WARNINGがでます。
なぜ、ラッチを作っただけでWARNINGがでるのでしょうか?
初心者な質問で申し訳ありません。

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