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【std_logic】Verilog VHDLスレ【16'hFFFF】

432 :名無しさん@3周年:03/12/15 22:58 ID:EVYblDqr
すいませんverligで質問お願いします、
機能レベルで動作記述をしたいのですが
always文中にリセット信号によらない変数の初期化って出来ますか?
C言語みたいなかんじです。
例えば累算器でtotalを格納するregに最初に0をセットする場合などのケースです

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