5ちゃんねる ★スマホ版★ ■掲示板に戻る■ 全部 1- 最新50  

■ このスレッドは過去ログ倉庫に格納されています

【std_logic】Verilog VHDLスレ【16'hFFFF】

39 :名無しさん@3周年:03/07/24 01:19 ID:p8olXaH4
Verilog は begin end を{ }、`を#と置換すればほぼ C
VHDL は書きにくいだけだろ。ASIC開発でVHDLって使ってる?
米国防総省向けの開発やってる椰子語ってくれ

127 KB
■ このスレッドは過去ログ倉庫に格納されています

★スマホ版★ 掲示板に戻る 全部 前100 次100 最新50

read.cgi ver 05.04.00 2017/10/04 Walang Kapalit ★
FOX ★ DSO(Dynamic Shared Object)