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【std_logic】Verilog VHDLスレ【16'hFFFF】

1 :名無しさん@3周年:03/06/21 18:00 ID:Ly4iw7Dw
HDLを使った設計者のみなさん、記述方法で悩んでませんか?
初心者からベテランまでカキコどうぞ。

HDLに関連したEDAツールなどの話題もどうぞ。

373 :名無しさん@3周年:03/11/03 14:35 ID:rBWBDlsv
>>371
VerilogとVHDL
無駄だけど両方覚えておけば?
矛盾したこと言うようだが無駄も必要だよ
たとえば実際にはVerilogしか使うことは無くても、両方知ってることで
Verilogに対する理解に深みが出てくるかもしれない
まあ、おまえの資質にもよるが


374 :名無しさん@3周年:03/11/03 19:18 ID:FmRbUpND
>>371
CとPascal
無駄だけど両方覚えておけば?
矛盾したこと言うようだが無駄も必要だよ
たとえば実際にはCしか使うことは無くても、両方知ってることで
Cに対する理解に深みが出てくるかもしれない
まあ、おまえの資質にもよるが

375 :名無しさん@3周年:03/11/03 19:22 ID:FmRbUpND
>>371
真空管とトランジスタ
無駄だけど両方覚えておけば?
矛盾したこと言うようだが無駄も必要だよ
たとえば実際には真空管しか使うことは無くても、両方知ってることで
真空管に対する理解に深みが出てくるかもしれない
まあ、おまえの資質にもよるが

さぁ!次いってみよー

376 :名無しさん@3周年:03/11/03 19:40 ID:Eg9RMRug
つまらん

377 :名無しさん@3周年:03/11/03 20:38 ID:t1oE1ztQ
>>371
男性と女性
無駄だけど両方覚えておけば?
矛盾したこと言うようだが無駄も必要だよ
たとえば実際には男性しか相手することは無くても、両方知ってることで
男性に対する理解に深みが出てくるかもしれない
まあ、おまえの資質にもよるが

378 :名無しさん@3周年:03/11/03 21:18 ID:CcQrlVSX
しっかし、厨がよく釣れるスレですね、ここは。

379 :名無しさん@3周年:03/11/03 21:25 ID:tBeL1GEE
>>377

ぐっじょぶ
ちょっと笑えた。


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