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【std_logic】Verilog VHDLスレ【16'hFFFF】

200 :名無しさん@3周年:03/08/15 22:45 ID:702UOMov
>>198
ZになるのはZを伝搬させる回路になっているのと
初期値を確定しない回路が含まれている事が解ります。
この辺りを改善した方が良いでしょう。

VerilogでもVHDLでもPUは可能だからSim用に仮のPU
モジュールを接続して論理を固定すること。
これは鉄則。

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