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【std_logic】Verilog VHDLスレ【16'hFFFF】

1 :名無しさん@3周年:03/06/21 18:00 ID:Ly4iw7Dw
HDLを使った設計者のみなさん、記述方法で悩んでませんか?
初心者からベテランまでカキコどうぞ。

HDLに関連したEDAツールなどの話題もどうぞ。

120 :名無しさん@3周年:03/08/02 15:27 ID:C5xODAO3
あぁぁぁ・・、トラップ仕掛けるって、詳しく書くと
例えばこんなロジックがあって、AとBがタイミング的にぶつかるとする。
  _____
A-|  |__C
B-|____|

こんなとき単純な例で言えば↓こうすれば回避できる。
          ______
A-т----------|  |
  |        |  |_C
  |  _________  |  |
  |_____|AND |____|  |
B-----|_______|  |____|

回路設計では常套手段だけど、ソフト屋さんには思いつかないかも知れないから一応。


121 :名無しさん@3周年:03/08/02 20:27 ID:crdpq2o2
>120 みたいなのは回路は簡単だけど、
機能検証,STA,DFT,P&R,etc.. に余分な手間をかけるから最小限にしたい。

非同期リセットを使っても、リセットリリース後アイドル状態に入る回路なら
メタステーブルを避けることができるので、
リセット後即スタートする回路や外部から信号がやってくる所のみブロックを別にして
同期リセットを使ったり、リセットパスにロジックを入れたりする場合が多い気がする。

122 :名無しさん@3周年:03/08/02 21:01 ID:G6d+V9tj
ソフト屋さんを馬鹿にしてるけど
C=A*B
C=A*(A and B)
* が eor の場合これだとだめだってことにも気づかないみたいね。
あーハズカシ。

123 :名無しさん@3周年:03/08/02 21:29 ID:nmdM9tLc
>>116
> クロック入力と同じレベルにある制御信号になる。でも、安定した出力を得るには、重なって
> はいけない時間パラメータが必要にはなるね・・・
Synopsys .libでいうrecovery timeやね。リセット-セットはskew time。

124 :名無しさん@3周年:03/08/02 21:34 ID:C5xODAO3
eorてEXORのこと?
ダイジョブだよ。
>>120のは
Cの出力はAを決め手からBがHiになった時Aを判断したいときの出力でしょう。
その式はそれを(シーケンスを)表して無いじゃん。
>>120の箱をC=A*Bで表すこと自体間違ってる。
時間の流れを見て無いじゃん。
A、Bを判断する順番を考えていない。
その式だと順序回路じゃなく同時処理になる。

125 :名無しさん@3周年:03/08/02 22:37 ID:C5xODAO3
>>122
あと、危うい書き方だなぁ↓。そういう省略はしない方がいいと思う。
        C=A*(A and B)
これだと、ANDの前の入力も合わせて、4つ同時に右の箱に入ったと判断するよ。
>>120のはAND入力が入って出力されるまでと、そこから、右の箱に入るまでに遅延がある。
基本をビュンビュン飛ばしたタチでしょう。
ソフトでも同じだと思うんだけど・・・。
CL=A+B
C=A*CL
とか書くようなクセを付けといたほうがいい。
こうすれば、CLからシュミレーションモニタできるし。
ここでは、なんともないだろうけれど、妙なところで はまって気付かなそう。
あんまり多いと痛い目見るかも・・・。
分かってて省略したならスマソ。

126 :LSI設計者:03/08/02 23:49 ID:IA+MbIr7
>>117

>いまどきはツリーではりますよ。

非同期リセットドライバの負荷がが大きいのなら大きなバッファが必要になりますね。
その「実現方法のひとつとして」ツリーを使うわけです。

>それにスキャンパスの云々ってのは、非同期リセットを論理に入れるってことでしょうか?
>初耳です。

あ、文章が理解されていなかったみたいです。同期リセットだと、その信号が組み合わせ
回路に組み入れられるでことも出来るしょ?でも非同期リセットは(通常は・・FFをゲートで
分解しない限り)組み合わせ回路にはく見れられない・・ってことです。(ワシの場合は、
synopsysで非同期リセットFFや同期セット/リセット付きFFも除外しちゃうんで)

>そういう信号を非同期リセットに入れると間違いなくエラーになるますよ。
>FFの出力を非同期リセット信号にするなら、充分な遅延セルを挿入しないといけない。

うーん、FFの出力に論理積をかますんだけど(166に書いてある)・・・なんで?遅延セル
を挿入するの?わかんない・・・教えて?そんでエラーの理由も・・・




127 :LSI設計者:03/08/02 23:54 ID:IA+MbIr7

あ、>>119-120 を読むと非同期リセットの使い方が違うんだなぁ・・ワシの場合は
非同期リセットって電源投入とかクロック生成器が停止したような、ごくわずかな場合に
しか使わないし、そういったときにレベルが決まらなければならない(例えば出力ポート)
しか使わないので、特にタイミングの問題が出てこないってことかな。っていうか、
いままでそれ以外に非同期リセットでなきゃ絶対のダメ!っていう経験がなかった
からかもしれないけれども。


ここで使っているメタステーブルの意味が良くわかんないなぁ・・・サンプルエッジと
入力が重なったときに、FFなどの内部でごく偶然に発生するフィードバックによる
準安定状態から、ある時間後に安定時間に遷移するまでに発生するグリッチが
伝播することによる問題じゃなかったっけ?

>>118
>なんてか、今更な内容が多い気がするが・・・

スマソ、ばいばい。


128 :LSI設計者:03/08/03 00:00 ID:k/ZoXHmy
>>117

あぁここに誤解があったのでした。

>そういう信号を非同期リセットに入れると間違いなくエラーになるますよ。

じゃなくて、

> 分けて、非同期リセット信号をFFの出力に論理積をして、

ってことは同期リセットFFの出力と非同期リセット信号の論理積をする
ってことです。


>>118
>なんてか、今更な内容が多い気がするが・・・

すまん、頑張ってくれい! また、ばーい。

129 :名無しさん@3周年:03/08/03 00:10 ID:Oh6+jGjV
メーカーが出してるASICのマニュアルを読むと
ここに書いてあることを素人にも解るように親切に
解説してくれてると思うよ。

130 :名無しさん@3周年:03/08/03 01:49 ID:YapkwzWG
素人なのでromってたが、
今更じゃない話って、どんな話題になるの?

あおりじゃないっす。まじれす。

131 :名無しさん@3周年:03/08/03 02:50 ID:Oh6+jGjV
マニュアルとか書籍を読めば書いてある話はおなか一杯
って事ではないのか?
正直漏れもそう思うし。

132 :名無しさん@3周年:03/08/05 00:02 ID:Q/s2A9l1
工学部でてないんだけどLSI回路だけ出来て仕事ある?

133 :名無しさん@3周年:03/08/05 00:50 ID:PZAQMHfN
>>132
そっち関係に就職出来たら望みはあるかもな。

134 :名無しさん@3周年:03/08/05 01:21 ID:QL1IGbDC
FPAAをやってる香具師はいないのかな?

135 :名無しさん@3周年:03/08/05 17:45 ID:bN1IIGrJ
Leonardoは2003AでもVerilogの`ifndefサポートしてないな。
Synplifyはサポートしてるけど相変わらず遅い

136 :名無しさん@3周年:03/08/07 00:34 ID:KsKjAhyi
>>132
君も今日から知的肉体労働者だ。




137 :名無しさん@3周年:03/08/07 00:46 ID:aKXdOfxX
>>132
さぁデスマーチをともに歩もう

138 :名無しさん@3周年:03/08/07 01:08 ID:Y8ms6KHV
学部、マスター合わせて6年も費やして、工学部出てない椰子に
負けてりゃ死んだほうがマシだわな。

139 :名無しさん@3周年:03/08/07 01:22 ID:3pJBur76
>>138
漏れ高卒だが、底辺のハード屋やってるぞ。
一応HDLを駆使してFPGAやASICの開発も現役で
やってる。
で?

140 :名無しさん@3周年:03/08/07 01:57 ID:aKXdOfxX
俺は専門学校卒で回路設計,HDL使ってFPGA動かしたりしてるけど
大卒の人達がFFTとか微積とかの突っ込んだ話してるの聞いてると
途中でついていけなくなる。

141 :名無しさん@3周年:03/08/07 09:01 ID:TZK3WQUF
正直、なんとでもなるFPGAとLSI設計とを同じにされたらかなわん。

142 :名無しさん@3周年:03/08/07 14:00 ID:aZkcl85I
>>138
負けることがあるならそれはお前のレベルが低すぎるってことだよ。
遠慮なく逝ってくれ。
しかし経歴だけで仕事ができるんなら世の中楽なんだがな。

143 :名無しさん@3周年:03/08/07 21:00 ID:Y8ms6KHV
FFTやリーマン積分程度は高卒でも出来なきゃだめ。食ってけないぞ。
工学屋がついていけない微積のつっこんだ話っていうのはルベグや
伊藤積分の話ならまだわかるが。


144 : :03/08/07 22:16 ID:aZkcl85I
教科書買ってくりゃ勉強できるものを、理解できないって理由で
敬遠してるようではそこまでの奴ってことだろうさ。

145 :名無しさん@3周年:03/08/07 22:39 ID:7AhD2brK
>143
確かに大事な事だけどさ、スレ違いになってきてないか?


146 :名無しさん@3周年:03/08/08 14:43 ID:DsIXvwYs
ふーん。お前のような低脳が教科書読んで理解できるかい?
理解するためにもそれなりの教育受けてる必要があるってこった。

147 : :03/08/08 19:22 ID:aqMP5QpE
書籍読んで理解できない奴は教育受けても同じ結果。
逆に学校だけ出て用語を覚えただけで解ったつもりになってる
奴も多い。
>>146がどうか知らんが書き込み内容からすると随分レベルが
高そうだ。

148 :名無しさん@3周年:03/08/08 20:54 ID:DsIXvwYs
>>書籍読んで理解できない奴は教育受けても同じ結果。
こういう台詞は確率過程論や確率微分方程式、Berlekamp の
Algebraic Coding theory あたりがすらすら読めるようになってから言え。
どれも信号処理には必要になってくる理論ばかり。これらを読みこなす
ためにはそれなりの数学教育受けてないと読みこなせない。独力でも
もちろん読破できるが相当の時間と労力が必要だ。>>147はそういうもの
を読みこなしてきた経験がないだろ。これらと比べると最近流行のTurbo符号
なんて屁みたいなもんだ。

信号を扱ってるくせに確定過程か確率過程かもわかってないやつが
多いからな。>>147よ。回路論っていうのはどっちかわかるか?
悔しかったら答えてみろ。


149 :名無しさん@3周年:03/08/08 21:33 ID:z9vNkx7b
>>148
はいはい、大学時代のノートでも引っ張り出したか?
煽られて必死になる君のレベルは随分高いと見た。(w

150 :名無しさん@3周年:03/08/08 22:01 ID:eV/dA3dm
大学の知識というのは行きたい会社に入るために必要なだけで、
入ってしまえばまったく役に立たないというのが俺の考え。

151 :名無しさん@3周年:03/08/08 22:39 ID:eV/dA3dm
VHDLにcomponent文とport map文がありますが、port mapさえあれば
component文は不要なように思います(実際はエラーになりますが)。
component文の必要性は何なのでしょうか?
ただ単に、port mapで使う場合はcomponentを使う規則だからなのか、それとも
componentとport mapを巧いこと利用して、便利な使用法があるのでしょうか?

152 :名無しさん@3周年:03/08/08 22:54 ID:JZ2Un33/
>>151
米国国防省に訊いてみるのがよろしいかと。

153 :名無しさん@3周年:03/08/08 23:00 ID:DsIXvwYs
>はいはい、大学時代のノートでも引っ張り出したか?
情けないねぇ。お前の仕事のレベルがわかるよ。
大手が設計して、その下請けやってるだけだろ。そんな仕事は大工と同じ。
お前の仕事はのみやかんなを使うだけってことよ。お前は所詮人材派遣の
やつ等と同レベル。おっと間違ったまさに人材派遣で生計立ててるってか?
ギャハハハ


154 :名無しさん@3周年:03/08/08 23:10 ID:DsIXvwYs
等化器や誤り訂正符号を設計したことがあればエレクトロニクスの仕事
でいかにこれらの理論が必要なのかわかるはずだ。糞レベルのHDL書いてる
だけなら関係ないだろうがね。

155 :名無しさん@3周年:03/08/08 23:15 ID:z9vNkx7b
>>153>>154
本当に仕事が出来る人はこんな所でくだをまかないでしょうね。
所詮その程度って事を独白してるのでは?

156 :名無しさん@3周年:03/08/08 23:16 ID:z9vNkx7b
てか、信号処理、符号処理のみが仕事だとでもお考えか?

157 :名無しさん@3周年:03/08/08 23:18 ID:eV/dA3dm
>154
うっ!!
実際、糞レベルのHDL書いてるだけに言い返せん。

158 :名無しさん@3周年:03/08/09 00:31 ID:h8cc5g22
>>155
そういうことだよな。
おれも会社入ってから符号理論を必死で勉強したよ。
理論を回路に落とし込むところは誰も教えてくれないから苦労したよ。

159 :名無しさん@3周年:03/08/09 01:03 ID:cb3ONKW4
>>151
そりゃ仕様だからどうしようもないよ。
しかし、宣言、呼び出しの組み合わせと考えるとなんの疑問も
無いし逆に、port mapが無かったら何処で下位の階層を宣言
すれば良いのかな?と素朴に思う。
階層構造設計と考えると納得も出来るんじゃないかな?


所で随分信号処理?に詳しそうな方が居るようなので助けて
もらいたいのだが・・・。
営業が光デジタルのオーディオ信号対応のデジタルアンプ
の仕事を取ってきたのだが、当方そっち方面は全く知識が
無いのですよ。デジタルフィルタとかPDM変換とかちと解りやすく
解説してる書籍など無いですかね?勿論ここで語ってくれても
大歓迎ですが。

160 :名無しさん@3周年:03/08/09 01:04 ID:cb3ONKW4
× port mapが無かったら
○ port mapしかなかったら

謹んで訂正させて頂きます。

161 :名無しさん@3周年:03/08/09 02:30 ID://d8Akin
符号処理ね。初めて見たね。この4文字熟語。
トーシローもここまでくるとお笑いだな。
ロジック回路で扱うものは全て信号だ。この馬鹿。

162 :名無しさん@3周年:03/08/09 02:34 ID://d8Akin
8月号のトラ技で特集組んでるよ。

163 :名無しさん@3周年:03/08/09 03:05 ID:cb3ONKW4
>>162
PDMとかオーバーサンプリング、デジタルフィルタに関しては
かすりもしてないです。
PWMは今更過ぎます。<客はそう言ってるらしい。

164 :名無しさん@3周年:03/08/09 09:29 ID://d8Akin
オーバサンプリング、ディジタルフィルタの実践的な解説は
尾知博のディジタルフィルタ設計入門がいい。
PDMについては知らない。というよりPXMやΔΣ変調に絡む解説をした
和書籍は見たことない。ディジタル信号処理の教科書は量子化に関
する説明はほとんどしてない。唯一リミットサイクルの注意点の
記述がある程度で、時間に関する離散化で話が終わってる。
だから、情報収集するならLSIの仕様書しかないんじゃない?
あと、PWMの解説しかないが2000年6月のDesign WaveにDAの設計解説
が載ってた。

165 :名無しさん@3周年:03/08/09 09:36 ID://d8Akin
訂正 2000/6のDesign Waveにはかなり詳しくΔΣの解説が載ってる。


166 :名無しさん@3周年:03/08/09 10:59 ID:xq1GAZz1
>159
> port mapしか無かったら何処で下位の階層を宣言
> すれば良いのかな?と素朴に思う。
port map のところで呼び出すモジュールは分かるはずだから、特に
宣言の必要もないのかなと。

> そりゃ仕様だからどうしようもないよ。
やっぱりそうですか。

>152
より厳密にするといった所でしょうか。componentの存在でその目的を
達成できるとは思えないのですが・・・

167 : :03/08/09 13:38 ID:HXpjOBzp
>>166
> port map のところで呼び出すモジュールは分かるはずだから、特に
> 宣言の必要もないのかなと。

関係ないが、こんな場当たり的な考えは好きではない。
なんかバグが多い記述をしてそうだ。

168 :名無しさん@3周年:03/08/09 14:13 ID:c5aflalm
>165
>かなり詳しくΔΣの解説が
何の顔文字かとオモタ…

Design Waveに埋もれて逝ってきます

169 :名無しさん@3周年:03/08/09 22:55 ID:xq1GAZz1
最初に質問した意図と、俺自身段々とずれてきたので軌道修正。
>167
俺はいわばプロトタイプ宣言が冗長だとかそんなことをを言いたい訳では
ありません。言語に対してポリシーなど持ち合わせていないタイプなので。
俺が聞きたかったのは >151 に書いてある通り、俺が知らないだけでな
んか便利な使い方あるのかなと。
ここまでのレスから、componentは単なるプロトタイプ宣言で特別な使用法は
ないといったところですか。それで納得です。
答えてくれた人、どうもありがとうございました。

170 :名無しさん@3周年:03/08/10 00:23 ID:tyA/ruUD
仕様書読めば解る事を聞くなよ。(w

171 :名無しさん@3周年:03/08/13 17:39 ID:cKFyDM+T
 verilog,シミュレーション,論理合成について質問お願いします。
verilog記述,シミュレーション確認を行なって論理合成に移る前にRTL-HDLスタイルチェッカ
というものを使ってソースのチェックを行ないました。

 するとエラーとして「組み合わせ回路を通じて入力にフィードバックしている経路が存在しています。
下記のループのいずれかの地点で接続を切断してください」とあるのですが
初めてのデジタル回路設計なのでチェッカが示す対策法がよくわかりません。おねがいします。

172 :171:03/08/13 17:45 ID:cKFyDM+T
シミュレーションでは欲しい動作が得られました。

173 :名無しさん@3周年:03/08/14 00:15 ID:Qd0exRGQ
>>171
意図しないFFが出来てるんだよ。明らかに書き方が悪い。

シミュレーションで見つからなかったからと言ってそんな回路が
無いわけではないから注意。
記述をこまめに確認してみな、間抜けな間違いをしてるはず。

174 :171:03/08/14 02:02 ID:5quhfAcA
5〜6個のモジュールに分けて設計していたのですが
とりあえず個別にRTL-HDLスタイルチェッカをかけて
1個ずつ接続してはRTL-HDLスタイルチェッカにかけ…を繰り返し
同様のエラーに引っかかった時のモジュール間の接続がおかしいということでしょうか。

175 :171:03/08/14 15:32 ID:5quhfAcA
組み合わせ回路のループが駄目だから間に順序回路を入れればいいのですか?

176 : :03/08/14 18:20 ID:SYOdDHKH
何故そんな回路を書いたのだ?
ff等必要なかろう。

177 :名無しさん@3周年:03/08/14 18:33 ID:ICOjH64r
>>171
こんなとこでグダグダ言ってないで、先生にさっさと教えてもらえ。
学生は勉強してこそだぞ。
初歩的かつ基礎的な質問ができるのは、学生だけだ。がんがれ。

178 :名無しさん@3周年:03/08/14 21:28 ID:wEon1T4f
LSI
回路の設計者って給料いいの?

179 :名無しさん@3周年:03/08/14 22:20 ID:Qd0exRGQ
>>175
問題のソースを何処かにUPしてみなよ。

しかし、文法チェッカーが通らないとすると合成は出来ないだろうな。

180 :名無しさん@3周年:03/08/14 23:33 ID:vN0NwRNH
>>178
最近はアウトソーシングまんせーで激安。
ただし、設計のみの場合。

181 :論理合成可能なBASIC:03/08/14 23:41 ID:JaIs0raW
>ただし、設計のみの場合。

モノ作らされたら悲惨やでー。
あれもこれも作ってー、って○投げされて
挙句に論理設計のメンバーが半田付け作業と
ケーブル作りに忙殺されて、
しまいにゃ大赤字さ。

設計のみで勝負した方がいいよ、絶対。
作らないでアーキだけ売ってる「腕」とか「蜜プス」とか
ボロ儲けしてるんとちゃう?

182 :名無しさん@3周年:03/08/14 23:43 ID:JaIs0raW
>140
それがワーカーとブレインの差だよ。


183 :名無しさん@3周年:03/08/14 23:46 ID:JaIs0raW
>153, 161
おい小僧、口の聞き方に気を付けろ。
ここはDQNの来るトコじゃなくてエンジニアの来るところだよ。
品の無さはおまいの設計品質を表してるぞ。
あ、そっか、先輩社員の設計の検証補助しかやらせてもらってないのか、
んじゃー、しょーがないな。

184 :名無しさん@3周年:03/08/15 00:38 ID:702UOMov
>>183
なんと頭の悪い書き込みだろうか・・・。

大昔の書き込みに反応したり、書き込み内容からすると
君は賢そうには見えない。

185 :名無しさん@3周年:03/08/15 00:55 ID:z0YEkT8K
LSI回路設計で年収1千マンなんて夢の夢だろうな

186 :名無しさん@3周年:03/08/15 00:57 ID:UI+KWgRf
夏厨、いや盆厨というべきか

187 :名無しさん@3周年:03/08/15 01:49 ID:nMJ8ZSZE
なんかこうイヤなことがあって煽りにきたんでしょう。
そっとしておきましょう。


188 :名無しさん@3周年:03/08/15 02:09 ID:4Eao1Mye
SEとLSI回路設計者は将来性とか給料も含め
どちらがよい?

189 :名無しさん@3周年:03/08/15 02:43 ID:702UOMov
給料の事は色々あると思うよ。
私はフリーで、FPGAとかASICの開発をやってるけど
大体月80〜100万ペースです。
これを多いと見るか少ないとみるかですが。

190 :名無しさん@3周年:03/08/15 08:18 ID:YJ8gYaiD
>>181
ARMもMIPSも株価みりゃどっちもよれよれだよ。
MIPSは一時期80$近かったのにいまじゃ3.5$
アーキテクチャのライセンス料だけじゃやってけないのよ。

191 :名無しさん@3周年:03/08/15 08:32 ID:Yu1AZ9Uh
>>189
安いなぁ。
毎月仕事はありますか?

強力なツテがないと、俺には無理だ。

192 : :03/08/15 11:11 ID:NsuGRCyP
正直うらやましい限りだ。
>>191君は一体幾らもらってるんだ?受託の相場は大体こんなもんと
聞いてるが。

193 : :03/08/15 14:36 ID:NsuGRCyP
>>181
どんなアーキテクチャも直ぐ陳腐化するから設計のみなんて
虫のいい話や、それでいいと思ってるエンジニアなんか仕事が
無くなって終わり。
それ以前にその程度の見識で業界に居るなら早く足を洗ったほうが
君自身のためになるよ。

194 :名無しさん@3周年:03/08/15 14:49 ID:3jm7+D5D
エンジニアって子供みたいな人が多いね。

195 :名無しさん@3周年:03/08/15 16:22 ID:Yu1AZ9Uh
>>192
相場はそんなもんだろうが、毎月ずっと仕事があるとは限らないのがフリーでしょ?
そのリスクを考えると、安いと思うのだが。
仮に毎月あったとしても年収1000万くらいでしょうし。

強力なコネがあって、仕事が確保できているならいいんですけどね。

196 :山崎 渉:03/08/15 17:54 ID:cYbbrbp4
    (⌒V⌒)
   │ ^ ^ │<これからも僕を応援して下さいね(^^)。
  ⊂|    |つ
   (_)(_)                      山崎パン

197 : :03/08/15 18:15 ID:NsuGRCyP
>>195
漏れは>>192じゃないよ。
>>192がそんなにもらえて羨ましいと思ってる一サラリーマンエンジニアっす。

198 :171:03/08/15 21:02 ID:cz7HNAMi
HDLスタイルチェッカをクリアして
初めての論理合成に突入したのですがゲートレベルシミュレーションの結果は
ありとあらゆる出力がZになってしまいますた。

これはHDL自体の問題でしょうか(せっかくHDLスタイルチェッカをパスしたのに。。。)
それとも論理合成の方法を疑ったほうがよいでしょうか。


199 :名無しさん@3周年:03/08/15 22:41 ID:702UOMov
>>195
勘違いされてるようだが。
お陰様で今まで仕事が切れた事はありませんです。
二人のチームで売り上げが大体年間二千万越えって
感じかな。
設備に回しまくってるから全然残りませんが。

200 :名無しさん@3周年:03/08/15 22:45 ID:702UOMov
>>198
ZになるのはZを伝搬させる回路になっているのと
初期値を確定しない回路が含まれている事が解ります。
この辺りを改善した方が良いでしょう。

VerilogでもVHDLでもPUは可能だからSim用に仮のPU
モジュールを接続して論理を固定すること。
これは鉄則。

201 :名無しさん@3周年:03/08/15 23:54 ID:LnETGsKM
フリーっていうのは自分で会社立ち上げてるわけではないの?

202 :名無しさん@3周年:03/08/16 00:08 ID:705/2ZZ7
>>201
まだ登記はしてないけど個人事業主ではあります。
ここだけの話やろうと思えば税金は誤魔化し放題ですね。

203 :名無しさん@3周年:03/08/16 01:42 ID:Bv3Bf6mF
いーなー。
その場合、仕事っていうのはやっぱりこれまでのコネってことになるんでしょか?
どっかに売り込むっていうのは難しそうなんだけど?
どうやって仕事取ってくるか教えてくださいな。

204 :名無しさん@3周年:03/08/16 01:51 ID:705/2ZZ7
>>203
基本はコネですね。でもこれはサラリーマン時代に独立するつもりで
作っておいたコネクションなので結構努力はしてます。
独立までおよそ十年かかってますがサラリーマンをしながら下準備を
長々とやったわけです。

あと、裏技ですが転職関係のサイトに登録しまくってお誘いにメールが
来たら会社案内のメールを送るとかもしてます。この作戦で得た仕事も
結構あります。
ある程度実績が出来てきたらお客さんがさらなるお客さんを紹介して
くれたりで、さらなるコネクションが出来たりもします。

ここに来て思う事は誠実さがいかに大切かって事でしょうか。
まじめさは営業活動の一部でもあるようです。

205 :論理合成可能なBASIC:03/08/18 01:25 ID:ZGjn8OMP
>190, 193
確かな秋テクちゃがあれば、陳腐化に怯えるコトもねーヤン。
それでもやっぱ売上を根こそぎEDAベンダやIPベンダに吸い取られる
「モノ作るメーカ」より進んでるヤン。
利益を搾取するのが支配者なのさ。
モノ作ってちゃ支配されるだけヤン。
産業構造の底辺で支配されるのはヤンヤン。

>194
はぐっ…!図星。

206 :名無しさん@3周年:03/08/18 01:29 ID:oTjjJwYI
>>205
無知な癖にウザイ野郎だな。

207 :名無しさん@3周年:03/08/18 02:22 ID:ZGjn8OMP
>205
お前ウザイよ。

208 : :03/08/18 12:46 ID:QX8o9/PT
>>207
禿げ同だよ。
今まで的外れなことしか言ってなかったが初めて
的を射たことを言ったな。
しかも自分のことをよくわかってるようだ。

209 :名無しさん@3周年:03/08/18 17:42 ID:akzQAPiG
>>200
なんか眉唾だなぁ。。
>>198
zになるのは、出力がHi、LowともOnしてないからだよ。
図で書くとこういうこと
  +5V
   |
   sw
   |
   −−−−出力
   |
   sw
   |
  GND
上下のスイッチとも入ってないと出力が浮いた状態=Hiインピーダンス=zになるから。
信号を後ろから順々にキャプチャーして味噌。どこかでzになり始めのところがあるはずだから。
そこが重要なポイントであるだろう。たぶん、あらゆる信号がzってことは、タイミング系の信号が問題じゃないかな。

210 : :03/08/18 21:51 ID:QX8o9/PT
てかそのためにプルアップかプルダウンしてみろって指摘が
あったんではないか?
言ってることにどう変わりがあるのか知りたい。

211 :名無しさん@3周年:03/08/19 13:21 ID:Yw4G8612
>>210
あぁぁ、PUモジュールってそういう意味か・・・。
しかし、プルアップモジュール、プルダウンモジュール付いてるツール見たことない。
どんなツールだろ。メモリとかつくる特殊な奴か?全然知らないが・・・

212 : :03/08/19 21:17 ID:yHt3sizB
>>211
ちょっと考えたら解ることだと思うけど、VHDLの場合通常使うのが
"1"、"0"・・・要するに強いH論理、L論理なので、"H"、"L"・・・弱い、
H論理、L論理で入力を入力の論理を固定しておけばいいと言う事になります。
この二つの信号の衝突に関しては、デフォルトのリゾーブタイプで、
強いほうが勝つように設定されているため、あたかもプルアップ、
プルダウンしているように見えるわけです。
これを、モジュールにしておいて入力につないでおくと"Z"が伝播すると言う
問題はなくなります。
Verilogは、確かプルアップ型とかが用意されていたと思うのでその論理に
クランプしておけばOKだと思います。

特殊設定ではなくデフォルトの機能をうまく使って問題解決できると思いますよ。

213 :名無しさん@3周年:03/08/20 01:44 ID:BIpXjTzz
あまり知られてなかったのかな? プルアップ、プルダウンの方法。

214 :名無しさん@3周年:03/08/20 09:20 ID:OfFvL9Nt
知られてないというか、その必要性は少ないと思われ

プルアップしてzが無くなって解決する回路ってのもヘンだし。

だいたいプルアップって合成できんの?

215 : :03/08/20 15:02 ID:GrqyvqiY
必要性が少ないってのは回路設計の経験が少ない証拠だと思うね。

216 :名無しさん@3周年:03/08/20 23:49 ID:BIpXjTzz
PCIデバイスをPCIのテストベンチで試験する時等バス接続される場合、
外部デバイスが、Hi-Zになる場合等使いまくりなんだがなぁ、Hによる
プルアップは。

217 :論理合成可能なBASIC:03/08/21 21:30 ID:H/q2iyqm
>215
うっ…!

218 :名無しさん@3周年:03/08/22 11:56 ID:sTcNLcG1
>>217
でッでる!ピュ

219 :名無しさん@3周年:03/08/22 20:29 ID:weS9FSbE
遅漏

220 : :03/08/22 21:03 ID:USVw5j87
馬鹿がつまらん書き込みするスレッドじゃねーよ

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