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【std_logic】Verilog VHDLスレ【16'hFFFF】

120 :名無しさん@3周年:03/08/02 15:27 ID:C5xODAO3
あぁぁぁ・・、トラップ仕掛けるって、詳しく書くと
例えばこんなロジックがあって、AとBがタイミング的にぶつかるとする。
  _____
A-|  |__C
B-|____|

こんなとき単純な例で言えば↓こうすれば回避できる。
          ______
A-т----------|  |
  |        |  |_C
  |  _________  |  |
  |_____|AND |____|  |
B-----|_______|  |____|

回路設計では常套手段だけど、ソフト屋さんには思いつかないかも知れないから一応。


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