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【std_logic】Verilog VHDLスレ【16'hFFFF】

1 :名無しさん@3周年:03/06/21 18:00 ID:Ly4iw7Dw
HDLを使った設計者のみなさん、記述方法で悩んでませんか?
初心者からベテランまでカキコどうぞ。

HDLに関連したEDAツールなどの話題もどうぞ。

113 :名無しさん@3周年:03/08/02 09:01 ID:G6d+V9tj
流行りも何もあーた。
非同期で来るリセット信号のエッジとクロックエッジが同時(セットアップ時間
より小)なら、それこそ滅多捨震になりまんがな。

114 :名無しさん@3周年:03/08/02 09:36 ID:n8wxQXvT
>>113
setup time とはいわないような。

システムでリセットをCPU制御するなら同期リセットでOKだ思う。
クロック止めたりするより簡単に実装できるし。

俺は設計がしずらいので嫌いだが。

115 :名無しさん@3周年:03/08/02 11:58 ID:G6d+V9tj
確かに非同期でリセットをクロックエッジで設定してるわけじゃないので
セットアップはおかしいな。
ま、非同期リセットは、リセットとクロックのイベントトリガのどちらが有効になる
かわからないグレーゾーンのタイミングがあるってことで・・・

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