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【std_logic】Verilog VHDLスレ【16'hFFFF】

1 :名無しさん@3周年:03/06/21 18:00 ID:Ly4iw7Dw
HDLを使った設計者のみなさん、記述方法で悩んでませんか?
初心者からベテランまでカキコどうぞ。

HDLに関連したEDAツールなどの話題もどうぞ。

2 :名無しさん@3周年:03/06/21 20:30 ID:Yi0o9UjA
1さん、おつー

とりあえずの話題振りだが、先日メーカ呼んでModelSIM/PEからSEへの
アップグレードプログラムの説明をうけたよ。

前スレの方がおっしゃっていたとおり、Rocket-I/Oをつかうのであれば
必須みたいだね。

PLIのセミナに行かないと使いこなせそうにないな
PLIってなに(汗

3 :名無しさん@3周年:03/06/21 20:46 ID:Ly4iw7Dw
>>2
PLIの必要性がないなら、無理して使わなくていいのでは?

うちは大規模検証ばっかりなので、欠かせません。
が、自力で全部PLIを用意するのは勘弁。まんどくさい。

4 :名無しさん@3周年:03/06/21 21:40 ID:SGgLYzng
イモエンジニアのID:Yi0o9UjAへ
前スレ見てみな

5 :名無しさん@3周年:03/06/21 22:22 ID:Ly4iw7Dw
>>4
割れ厨よ、もっといばってくれ。
傍目に見ていて、愉快だよ。

6 :名無しさん@3周年:03/06/21 23:13 ID:FJLkDOQ1
割れ物、クラックの話する奴はここに来るな馬鹿

こんな馬鹿が業界にいるかと思うだけで気分が悪い

7 :名無しさん@3周年:03/06/21 23:43 ID:Ly4iw7Dw
>>6
いやいや、ここは新ネタがあるまでは割れ厨で楽しもうかと。
いろいろ武勇伝も聞きたいしな。

8 :名無しさん@3周年:03/06/23 20:41 ID:v8OtCK/T
【always】Verilog&VHDLスレ【process】
http://science.2ch.net/test/read.cgi/kikai/1018861117

過去ログ倉庫行きになった様だけど、ここは後継スレと思っていいですか?

9 :2:03/06/25 06:32 ID:0Na5Hvut
やべ!しらんうちに「イモエンジニア」にされてる
PLI使ってSWIFTやる立場のオレがイモエンジニアか、、、
そんなオレにPLIのことおしえれ>割れ厨の4

>>3
XILのRocket-I/OのシミュレーションするにはPLIでSWIFTライブラリを
リンクするらしく、それでいまさらながらPLIってなんじゃらほいと
そんなオレにPLIのことおしえれ>割れ厨の4

10 :名無しさん@3周年:03/06/25 20:50 ID:fkZlImys
>>9
くだらん煽りは荒れる元だろ空気読めよ芋君

11 :名無しさん@3周年:03/06/26 03:19 ID:QK4A9Z8S
>>10
だからさ。空気もよめないかッペエンジニアだからしゃあないじゃん。
ようやくPLIとSWIFTの意味覚えただけでいっちょまえ気取りなんだからさ。ぷ

12 :名無しさん@3周年:03/06/26 13:14 ID:nSPYkp68
>>10
>>11

早く、割れの話を再開してくれよ

13 :名無しさん@3周年:03/06/26 14:20 ID:Us5T8Ync
>>11
だから,おしえてくれって
それともなにか?ググれ?
どこに書いてある(プ


14 :名無しさん@3周年:03/06/26 21:44 ID:QK4A9Z8S
>>13
modelsim の help にCコードの記述の仕方やらexampleやら載ってるけど
これじゃ不十分なわけ?

15 :名無しさん@3周年:03/06/29 04:14 ID:1ttZhL47
アホは来なくて良いよ。

16 :名無しさん@3周年:03/07/06 00:29 ID:+J7j8bj6
>15
丸1週間誰も来なかった。
アホだらけだった訳か・・・

17 :名無しさん@3周年:03/07/07 09:59 ID:cwC1MCqR
>>16
ここは2chだよ そんなの当然じゃん

18 :名無しさん@3周年:03/07/07 19:23 ID:H1osFXdR
それにしても苦楽化はすごいわ・・・
苦楽するスピード競い合ってるね。
当分無理だと思ってたのに・・・
びっくりした。

19 :名無しさん@3周年:03/07/07 19:27 ID:H1osFXdR
肝心なこと聞き忘れてた。
HDL屋というかロジック回路屋でフロアプランナー使いこなしてる椰子いる?

20 :名無しさん@3周年:03/07/08 00:23 ID:8gIdeDJp
所で、VHDLでVerilogの$ふぃにっしゅに相当するのはなんだ?
Simを途中で終わらせてバッチ処理したいのだが・・・

21 :名無しさん@3周年:03/07/08 08:41 ID:B0QOqy1P
>>20
お使いのSimulatorはなんですか?
Simulator側で制御するのが一般的だと思われ

22 :名無しさん@3周年:03/07/08 12:25 ID:8gIdeDJp
>>21
モデルSimだす

23 :22:03/07/08 18:55 ID:iX/D8e4U
モデルSim 破解して使ってるだす

24 :名無しさん@3周年:03/07/08 21:54 ID:TUaAmujw
IDが違う同一人物だ。(w
馬鹿め

25 :名無しさん@3周年:03/07/08 23:44 ID:jCamUXZZ
>22
レスがつかないようなので。
俺はよく分からなかったので強制的にfailureして止めてる。
failureのさせ方はassertを調べてください。
後、project file の下記の項目をチェックしてください。
; Stop the simulator after an assertion message
下記参照
ttp://jason.sdsu.edu/modelsim/se_html/fli_html/fli_func35.html

26 :名無しさん@3周年:03/07/09 01:41 ID:NUPA8LOR
>>25
assertを使う方法も考えたんだけどスマートじゃないと
思って実際やってなかったです。
やっぱりこれしかない感じですね。

27 :名無しさん@3周年:03/07/09 02:08 ID:vqZA0nRh
>26
assertが無難ではないかと。
あっちこっちに、$finishを埋めるても、
終了箇所の特定に、$displayとか使うでしょうし。

いざ、ノンストップで流したくても、$finishで埋めると
取り除くのも手間なので、相対的には、それほど変わらないかと。

verilogで好きな所って、下位モジュールの信号を参照できるとこか。
無駄なポート出さなくて済むし、シミュレータ依存じゃなくて
言語レベルで出来るのがイイ。
#でも、VHDLの方が好きですが。

28 :名無しさん@3周年:03/07/09 02:15 ID:NUPA8LOR
>>27
それ解るわー>直接参照

でも、ラッチ、ワイヤーって根本的になじめないわ。
信号の動きをイベントとして記述する方が理にかなってる
と思うのだが・・・消えゆくのが残念。

29 :名無しさん@3周年:03/07/10 22:48 ID:XjZdQ1zB
>>19
俺も訊きたい

30 :山崎 渉:03/07/12 12:37 ID:mXBxKMRu

 __∧_∧_
 |(  ^^ )| <寝るぽ(^^)
 |\⌒⌒⌒\
 \ |⌒⌒⌒~|         山崎渉
   ~ ̄ ̄ ̄ ̄

31 :名無しさん@3周年:03/07/18 18:19 ID:/eUdsgRp
あげ


32 :名無しさん@3周年:03/07/18 22:43 ID:JXBLlavh
私をみてね!
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33 :名無しさん@3周年:03/07/19 01:25 ID:9YDQPuZz
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34 :名無しさん@3周年:03/07/22 21:32 ID:lmdqYxbm
>28
消えゆくのが残念って、どーゆーこと?

35 :名無しさん@3周年:03/07/22 22:29 ID:QPUKx7HY
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36 :名無しさん@3周年:03/07/23 09:08 ID:sEVEXBBE
>>34
当分大丈夫かもしれんがCに取って代わられるってことだと思うが。
VHDLは少数派っぽい気がするんだがどうだろ?

37 :名無しさん@3周年:03/07/23 21:52 ID:IpQqfsZJ
34じゃないが、そうか。
すべてがCになる って、うちのカチョも言ってたな。

レベル低すぎてスマソだが、
「なんで並列処理できないの?」「CLOCK無しでどうやって動くの?」とのたまったアホは俺だ。

ちなみにverilog派。

38 :名無しさん@3周年:03/07/24 01:03 ID:QANBTBvf
>>37
どうも信号の扱いが気に入らないんだよな、Verilogは。
悪口じゃないけど。

VHDLの方が好きな漏れも堅苦しすぎるルールには偶に
嫌になる。(w

39 :名無しさん@3周年:03/07/24 01:19 ID:p8olXaH4
Verilog は begin end を{ }、`を#と置換すればほぼ C
VHDL は書きにくいだけだろ。ASIC開発でVHDLって使ってる?
米国防総省向けの開発やってる椰子語ってくれ

40 :名無しさん@3周年:03/07/24 08:13 ID:QoF1jsb8
>>39
そんな妄言はどーでもいいので、お前はもっと経験を積め

41 :名無しさん@3周年:03/07/24 09:48 ID:f+jffP5i
>>39
逆に、そこまでCに近くしたんだったら、なんで
begin end を { } にしてくれなかったのか、とコイチ痴漢


42 :論理合成可能なBASIC:03/07/24 22:57 ID:jd2CkQYP
>41
同じく、
for(i = 0; i < MAX_COUNT; i = i + 1)
を、なんで
for(i = 0; i < MAX_COUNT; i++)
にしてくれなかったんだろうか?

この差で俺は今日も腱鞘炎、さ。
あと、VHDLのコード量はVerilog-HDLの1.5倍だな。
ま、いいけどさ。

43 :名無しさん@3周年:03/07/24 22:59 ID:+juBXiuU
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44 :名無しさん@3周年:03/07/25 10:22 ID:EuT1IbwD
>>39
マジな話、自衛隊に納品する物件はなるべくVHDLで
と言われてる。

45 :名無しさん@3周年:03/07/26 00:37 ID:37gxZkxk
そーなんだ…

46 :名無しさん@3周年:03/07/26 00:51 ID:wi2inHvF
VHDLもverilogも両方よくつかうよ・・・
ASICにもっていくときはVeriのほうがおおいかな。


47 :_:03/07/26 00:56 ID:g8pJTe0x
http://homepage.mac.com/hiroyuki44/hankaku09.html

48 :名無しさん@3周年:03/07/26 03:46 ID:phK2Y2Dl
>>46
VHDLで書いてVerilogでSimってどうなんだろ?
試した事無いが。

49 :名無しさん@3周年:03/07/26 15:14 ID:oruKP9i9
>>39
ここは、VHDL、Verologどちらが優れてるかなんて素人の
戯言を垂れ流すスレじゃないのよ。

50 :名無しさん@3周年:03/07/26 16:01 ID:eOx4M72v
>>49
よく言った!

51 :名無しさん@3周年:03/07/26 22:42 ID:phK2Y2Dl
>>49
同意。
ただ、無知てか煽りは無視した方が良いかも。

52 :名無しさん@3周年:03/07/28 23:08 ID:y5JGllXE
HDL屋ってホントにハードがわかってるのか?

53 :無料動画直リン:03/07/28 23:16 ID:UQ/uz46b
http://homepage.mac.com/miku24/

54 :_:03/07/28 23:17 ID:ZA/i7yxE
http://homepage.mac.com/hiroyuki44/hankaku04.html

55 :論理合成可能なBASIC:03/07/28 23:38 ID:ALf+a5AG
>52
うっ…!

56 :名無しさん@3周年:03/07/29 00:33 ID:mURNc0RD
>>52
そんな専門馬鹿はただのゴミ

57 :名無しさん@3周年:03/07/29 07:51 ID:9GxMWgpi
HDL屋って何?

ああ、たまにFPGA焼いたりしてハード屋のつもりになっている香具師のことか。

58 :名無しさん@3周年:03/07/29 12:37 ID:925x482E
ロジック屋ってホントにハードがわかってるのか?



59 :名無しさん@3周年:03/07/29 17:49 ID:aVhYoVXB
突然ですが、CPUとか(フルカスタムLSIて言うのでしょうか)
も、HDLで書いて、メーベスとかに変換して、マスクつくるの
でしょうか?

60 :名無しさん@3周年:03/07/29 18:16 ID:zMnS2o48
>>59
そうです

61 :名無しさん@3周年:03/07/29 18:57 ID:aVhYoVXB
>>60
ありがとうございます。
今まで、HDLとは別の各社の特別なハードウェア記述言語が
あると思ってました。
レジスタ、ALUなどは、基本構造の
重ね上げでできそうですが、命令制御部や
個々のアセンブラコードのシーケンス内容のある
マイクロプログラム部は難しそうですね。
やったこともないので、全く分かりませんけれど。

62 :名無しさん@3周年:03/07/29 20:14 ID:kBCpw1c0
MAX+でスケマティックに書くのが一番

63 :名無しさん@3周年:03/07/29 20:24 ID:cPKXLZdA
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64 :61:03/07/29 20:47 ID:aVhYoVXB
>>62
フルカスタムLSIではMAX+でscheematicですか?
それを、合成した後の配置がまた難しそう。
クロックが半端じゃないだろうし。

65 :名無しさん@3周年:03/07/29 21:01 ID:9GxMWgpi
>>61
昔はどうだか知らないけど、HDLで書くのは普通。
ただ、タイミングの微調整が必要なアーキテクチャの場合は、その部分のみHDLでは書かないかもしれない。


66 :61:03/07/29 21:20 ID:aVhYoVXB
>タイミングの微調整が必要なアーキテクチャの場合は、その部分のみHDLでは書かない.
なるほどタイミング調停する部分のようなクリティカルなところは
実際にC−MOS論理回路組んだり、p−MOSとnーMOS
を対面に配置した、ゲートを噛ませて調整するのですか。


67 :名無しさん@3周年:03/07/29 22:03 ID:9GxMWgpi
>>66
新手の煽りですか?マジレスしちゃったよ…

ついでにマジレスしとくと、トランジスタを直接置くような論理設計は今はどこもしてないですよ。
工程ごとの分業がはっきりしてるし、トランジスタでやったばあいのシミュレーション精度の問題もあるし。

68 :名無しさん@3周年:03/07/29 23:39 ID:mURNc0RD
もし61みたいな人が上司だったら悲惨だろうな。

69 :61:03/07/30 09:04 ID:5G3upCNX
>>67
そうなのですか。
トンチンカンな事言ってすみません。
直接Trおかずにタイミング調整となると・・・、
論理合成段階で、MENTER社のツール(自分は使ったことありません)
のようなもので、
論理ゲート回路を付け足して、シュミレーションし、再び・・・
という繰り返しですか?

70 :名無しさん@3周年:03/07/30 09:41 ID:vakuXn4V
>>69
最低限会話が成り立つ位の知識をえてから来る事だな。
無駄にスレッドを消費されるのは不愉快だ。

71 :名無しさん@3周年:03/07/30 11:03 ID:mL6OZ9o/
>>70
お前のようなヤツこそ不要だよ。
69は教えて欲しくて書き込んでる。多分学生さんか、他の分野の技術屋か...
不愉快と思うならお前こそ二度とくるな。

72 :名無しさん@3周年:03/07/30 12:52 ID:86uohMZk
教えてほしいにしても話にならないレベルじゃね。(w
無知は免罪符にならないってことくらい解ってほしいもんだね。

初心者用のスレッドは他にあるんじゃ?

73 :名無しさん@3周年:03/07/30 14:14 ID:5G3upCNX
>>69で言ってる
>論理ゲート回路を付け足して
はタイミングがクリティカルになるところはワイヤードロジックでって
意味だろう。
ASICとHDLの組み合わせができるのかは知らん。

74 :名無しさん@3周年:03/07/31 00:38 ID:XJd381nn
一寸見てない間に随分レベルの低いスレッドになったな。
教えてくんが居直るとはほとほと呆れる。

75 :名無しさん@3周年:03/07/31 11:04 ID:Djr0zcGq
てゆうか、HDLをプログラミング言語としてみ見てる奴は
ワイヤードロジックでタイミング調整には抵抗あるだろう。
多分、全部プログラミングとして、やりたいんじゃないかな。
ただ、レイアウトに関しては、いくらごねてもダメだけど。


76 :名無しさん@3周年:03/07/31 21:45 ID:RFJZ9lcK
どうでも良いけど、"ワイヤードロジック"の使い方に違和感がある。
イワンとすることはわかるが

77 :名無しさん@3周年:03/07/31 23:27 ID:2Yt6+u4M
ワイヤードロジックって何?

ワイヤードオアをするようなアナログなロジックのことか?

78 :論理合成可能なBASIC:03/08/01 00:32 ID:bedMkhL/
>58
こういう事書く奴こそ、ソフト屋に設計の仕事みーんな取られて
部品発注とか試作品の評価とかしか仕事の無い家具市。
論理設計に論理的歯垢に炊けたソフト屋が参入してくるのは
時間の問題。
それと共に58が雑用係に落ちぶれるのも時間の問題だな。

時代の趨勢を感じ取ってモノ言えや。

ケッ



もう一度言う

ケッ

79 :名無しさん@3周年:03/08/01 01:00 ID:6fa5hjRE
アルゴリズム検証をCでやって、仕事は終わりました、私はハード屋です
なんて言われたらそれこそお笑いだが。
それで終わるなら本当に楽な仕事だろうな。

80 :名無しさん@3周年:03/08/01 04:00 ID:cEomkiVB
>77
> ワイヤードオアをするようなアナログなロジックのことか?
そういう意味でも使うみたい。
結線論理って意味的には一番正しい使い方かも。
普通のCMOS設計ではもはや死語?

一般的には、MPUのプログラム方式などに対抗する意味で、
(ハード)ワイヤードロジックと言うことが多い気がする。

>>73 はHDLの構造記述でゲートやセルを直接置いていくとか、
スケマ設計の事を言ってるんだろうと思う。


81 :名無しさん@3周年:03/08/01 09:08 ID:JfCnPwXr
家具市って新語なのか?

 当て字→誤読→当て字

ってのは気持ち悪いよ。

82 :名無しさん@3周年:03/08/01 13:41 ID:YMqdJq9S
香具師を「やし」と読むと知らない奴がいるんだな。
たしかに、「かぐし」と読めるがかっこ悪い間違いでつな。

83 :名無しさん@3周年:03/08/01 14:30 ID:awzpO3Gi
そうか、家具市ってヤシの誤字だったのか…。
なんのことだかさっぱりわからんかった。

>>78
論理設計だけ出来てもね。
うちで元ソフトの人がverilogで物作ってるけどぼろぼろだよ。
simulationで動いても実機で動くとは限らないし。


84 :名無しさん@3周年:03/08/01 14:45 ID:N5KQy+cj
>>66の「p−MOSとnーMOSを対面に配置した
ゲート」はトランスミッションゲート。
普通のHDL設計用ツールにはない。TIとかのフル
カスタム用専用ツールならできる。
非常にクリティカルな高速タイミングを要求される
ところでタイミング調整用に用いられる。
あと、回路分かる人なら知ってると思うが、HDLで
書き、メタステーブルに陥った場合、合成後、
前配線をたどり FF ラッチ があるところのピン
から信号引き出して、シュミレーションモニタする
と、メタステーブルが確認できる。その場合、
入力にトランスミッションゲートをトラップとして
仕掛けてやれば、解決する。
メタステーブルの解決には論理ゲートを噛ます方法
もある。DやRSのFF、ラッチを合成後の回路で
見分けられなければできない。
メタステーブルに陥りやすいケースは、出力を再び
入力に戻すときや、自分は幾つかのケースは
知っていて、 HDL記述上でどうすればなりやすいか
もある程度分かるが、プログラムとしてHDLを見てる
人には分かるのかな。自分は、メタステーブルに
陥ったときプログラム上では、どの部分の記述が
悪いのか見えにくいのだが、プログラムとして
見てる人には分かるのかな。

85 :名無しさん@3周年:03/08/01 15:05 ID:YLLbvJwn
>>84
メタステーブルをHDLで書いているようでは修行が足りん。

だが、そんな糞HDLも受けなきゃならん仕事の人には頭が下がるよ、まったく。

86 :84:03/08/01 15:07 ID:N5KQy+cj
自分はセルで書きますよ。

87 :_:03/08/01 15:28 ID:o5I/EJ6l
http://homepage.mac.com/hiroyuki44/

88 :名無しさん@3周年:03/08/01 15:59 ID:YMqdJq9S
>>85
記述ミスで期せずしてできてしまう場合があるから一概に
糞とはいえない。 でも、シミュレーションで潰せてないって
ことは設計が糞ってことになるか。(w
流石に、FFを意図的に作るようなルール違反する奴は氏んでほしいが。

89 :名無しさん@3周年:03/08/01 16:01 ID:N5KQy+cj
>>78
>ソフト屋に設計の仕事みーんな取られて 部品発注とか試作品の評価とかしか仕事の無い家具市。

あんた、こんな事言って、上流設計気取って
るが、 あんたが充分なシュミレーションも
なされてないプログラムだけで書いた
ぐちゃぐちゃな回路を評価して修正する人は
大変だ。あんたレイアウトなんか手掛けない
だろう。思想も統一性もないグッチャグチャ
な回路を実用に耐えうる為のシュミレーションしてCADするのは想像しただけでも大変だ。
あんた、もし、「これでは不完全だから
作り直して」って言われて、グリッヂ、ジッタ、リンギングでグチャグチャなシュミレーションデータ突きつけられたらどう修正する?


90 :名無しさん@3周年:03/08/01 16:11 ID:YMqdJq9S
それができたら2chでくだ巻いてないと思うぞ。

91 :LSI設計屋:03/08/01 16:18 ID:QxbTBt8Y
>>67
>トランジスタを直接置くような論理設計は今はどこもしてないですよ

そんなことは無い。シリコンの性能をギリギリまで使うようなLSIでは
ドミノロジックやダイナミック回路は使うし、トランジスタの使いかた
が性能を左右する。IEEEのSSCでも読んだらよろし。

 それと今でもIPをうまく使うとこは、通常のP&Lもつかうけど、データパス
コンパイラを使って性能を上げてる。ARMなんかでも、パスコンパイラを
使えば数倍の速度は出るとのデータがある。

92 :名無しさん@3周年:03/08/01 16:45 ID:jRgq5Srw
工学部じゃないんだけど、仕事ないからVHDL/Verilogを用い、FPGAアプリケーション
を設計とかLSIシステム回路設計とかを10ヶ月某企業で学んでエンジニアに
なりたいと思うんだけど、通用するエンジニアになれるかな。その会社はアウトソージング
の会社なんだけど。今のところ工学についての知識全くなし。

93 :名無しさん@3周年:03/08/01 16:48 ID:N5KQy+cj
>>91
ありがとうございます。
見つけました!ドミノとダイナミックがどう組まれているか。
http://www.kuroda.elec.keio.ac.jp/j/classes/EE-LSI-2/pdf/class5.pdf
どうやら、P-MOSとN-MOSの正常の違いを巧みに利用している模様!
↑ハズレなら修正よろ!

94 :名無しさん@3周年:03/08/01 16:55 ID:N5KQy+cj
>>92
どこかのレスで、文系の人がHDL設計に配属されバリバリやってるってカキコを見たような。。。
C言語できると強いと個人的には思う。

95 :名無しさん@3周年:03/08/01 17:37 ID:YLLbvJwn
>>92
HDL云々よりも、仕様をきちんと理解できる能力が重要。
これがないと、何のためにHDLを書いてるのかわからんようになる。

96 :名無しさん@3周年:03/08/01 18:33 ID:N5KQy+cj
>>88
FFはいいんだけれど、ラッチは必要不可欠でしょ。
なんたってレジスタはその組み合わせだし。
ただ、レジスタの場合は、組み方が確立
してるし、データが確立してから、読み書き
信号アサートするから。問題なのはコントロールロジック。
下手に組むとFFほど分かりにくくないが
メタステーブルに陥る要素は充分秘めてる。

97 :92:03/08/01 18:33 ID:jRgq5Srw
>>95
俺はC言語できないけど、仕様を理解できる能力って具体的には何?
頭のよさ?

98 :名無しさん@3周年:03/08/01 18:53 ID:N5KQy+cj
>>97
HDLはプログラムで論理を書いているから、信号が早くない部分はそれでいいかも知れないけれど、
高速の部分は、物理的限界がある。
例えば、周波数が高くなると、配線自体がコイル、コンデンサの働きをしだし、論理だけでは解決できなくなる。
(例えば、ラジオにしたって、アンテナに触れただけで感度がかわるでしょう。)
その辺の見極め、すなはち設計時に
・すべてをHDLで書いていいのか。
・制御信号だけ高速にして、データはゆっくり、つまり、制御部だけワイヤードロジック(ANDとかORとかNOTのような実際の回路部品で現したもの)で書き、データ送受はHDLで書けるのか。
・殆どをワイヤードロジックで書かなければならないのか。
をその処理スピードなどによって見極められるかということでしょう。
ただ、それは設計責任者などになった場合、仕様を決める立場になったとき必要になるものだと思う。
最初は、仕様に従って、RTLのブロック図を描け、それをHDLプログラムとして書けるかどうかでしょう。
あるいは、その手前で、与えられたブロック図をHDLプログラムとして書けるかということでしょう。

99 :名無しさん@3周年:03/08/01 20:08 ID:YMqdJq9S
>>96
普通はクロックの立ち上がり、立下りで書くからおかしな物はまずできない
と思うし、そこでトラブったことは今までに無いですね。
いまどき非同期回路をASICにインプリしようとかって奴もいないだろうし
そもそも同期式でないと書きにくくて仕方無いよ。
シーケンサにしてもそうだけど、流石に外部信号をダイレクトにロジックに
放り込むような非常識な設計は普通しないでそ?

いやはや苦労してる人もいるんだな・・・が率直な感想。

100 :名無しさん@3周年:03/08/01 21:19 ID:uB5/RvSY
いまどき、同期設計ならFPGAで十分の奴ばかりだろ。
ASICでも2週間でマスク設計まで終わないとペイしないレベル。
最近の流行は非同期設計だよ。
>>99は現場で仕切りなんかは上手なんだろうが、あんまり勉強しないタイプだな。

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